MorphoHDL, 재귀적 셀 분할로 회로를 '자라게' 하는 실험적 하드웨어 기술언어 공개

시각화 자체는 진짜 예쁘긴 한데 이게 언어 자체랑은 관련 없는거임. 결과 게이트 그래프 그린거라 VHDL이나 Verilog로도 똑같은 그림 뽑을 수 있음

fallback 메커니즘이 마음에 안 듦. "뭔가 잘못됐을 때" 발동한다는데 정확히 어떤 조건인지 명시가 안 돼있어서, 내가 실수해도 조용히 이상하게 합성될 수 있음. 결과가 맞더라도 게이트를 훨씬 많이 써버릴 수도 있고

이건 사실 HDL이라고 부르기 애매함. 노드끼리 실제로 연결하는 개념이 없고, 각 엣지는 그냥 임의 개수의 도선인데 라우팅이나 타이밍 제약이 전혀 없음. 앞으로 어떻게 발전할지는 궁금하긴 함

그건 HDL 실무 경험 없는 사람이 하는 얘기같은데. 논문에 이미 '물리적 근접성이 논리적 연결을 결정하는 미래'를 지향한다고 써있잖아

며칠 전에 내가 올린 글이랑 비슷한 맥락 같은데 (HN 48668760), 이런 방향성인가 궁금함