TSMC, IEDM 2026에서 A14 노드 공개: N2 대비 밀도 20% 증가, 2028년 양산

ChatGPT한테 물어보니 SRAM 밀도 개선은 2.9% 정도래. 숫자만 보면 별거 아닌데 SRAM 밀도가 벽에 부딪혔던 걸 감안하면 큰 의미임. 칩 면적을 SRAM이 잡아먹는 경우도 많아서 로직에 쓸 공간이 더 생기는 셈

더 작은 SRAM 가능성도 있음. raaam-tech.com에서 3트랜지스터 SRAM을 만들고 있더라

아무도 안 짚은 것 같은데 TSMC가 이렇게 복잡한 제조, 로봇, 소재, 반도체 공정을 다 끌고 가면서 일정을 계속 지킨다는 게 거의 기적임

그래서 TSMC가 세계 경제에서 대체 불가임. 첨단 로직을 이 규모로 찍어내는 파운드리가 달리 없음

밀도 스케일링이 확실히 느려졌음. N10 이후로는 60~80%였는데 N3에서 N2가 20%, N2에서 A14도 20%임

그럼 웨이퍼 가격 상승폭이 밀도 증가폭보다 큰 거 아님? 그러면 트랜지스터당 원가가 오르는 거라고 봐야 함

원인의 상당 부분은 SRAM 스케일링 정체임. 백엔드 배선은 아직 개선 여지가 있고, 1T-1C SRAM을 도입하면 밀도가 빠르게 두 배로 뛸 텐데

20%가 두 번이면 N3에서 A14까지 44% 증가라서 그렇게 나쁜 것도 아님. 몇 년 사이 밀도가 44% 늘었으면 체감도 확실함

N2와 A14 사이에는 A16이 들어가야 함

N10은 EUV로 넘어가기 직전에 DUV로 만든 노드라서 비교가 공정하지 않음. 다만 같은 리소그래피를 쓰던 이전 노드 대비 밀도 증가폭은 EUV 노드보다 훨씬 컸음

21세기인데 UTF-8도 안 되나. 그냥 Å14 노드라고 부르면 됨

UTF-8 문제가 아니라 대부분 키보드에 Å가 없어서 그런 거임

출처가 좀 수상해 보임. TSMC 공식 페이지가 따로 있음

그 출처는 IEDM 컨퍼런스 사이트임. TSMC가 2026년 12월에 논문을 발표하는 자리

IEDM은 반도체 소자 분야에서 가장 권위 있는 학회임. TSMC 논문보다 더 믿을 만한 출처를 찾기가 힘듦

벌써 옹스트롬 단위를 이야기하는 게 실감이 안 남. 화웨이가 수직 본딩 피치가 15,000옹스트롬이라고 했는데 그냥 1.5마이크론마다 배선이 있다는 뜻임

현대 칩 트랜지스터 특성이 궁금함. 4GHz면 250ps인데 64비트 캐리룩어헤드 덧셈이 한 클럭에 끝난다는 계산이 안 맞음. 4입력 게이트로 10단이면 게이트당 25ps여야 하는데 그게 맞는 건지, 아니면 클럭이 열 한계로 묶인 건지 모르겠음